Міністерство освіти і науки України Національний університет „Львівська політехніка” Кафедра «Захисту інформації»
Звіт Про виконання лабораторної роботи №2 На тему: «АРХІТЕКТУРА ПРОЕКТУ НА МОВІ VHDL В ПОВЕДІНКОВІЙ ФОРМІ. СИНТЕЗ КОМБІНАЦІЙНИХ СХЕМ З ОДНИМ ВИХОДОМ» Варіант №7  Львів-2010 Мета: Ознайомитись з представленням проекту на мові VHDL. Реалізація комбінаційної логічної схеми з одним виходом в поведінковій формі проекту на мові VHDL. ТЕОРЕТИЧНІ ВІДОМОСТІ Логічний елемент - це електронний пристрій, який реалізує певну логічну (перемикальну) функцію. Сукупність логічних елементів і зв’язків між ними, призначену для перетворення двійкових змінних, називають логічною схемою. Логічні схеми поділяють на послідовнісні і комбінаційні. Комбінаційною називають схему, m вихідних сигналів якої в кожний момент часу повністю визначаються сукупністю n її вхідних сигналів в цей самий момент часу. Тобто вихідні сигнали комбінаційної схеми в даний момент часу не залежать від вхідних сигналів, які діяли в попередні моменти часу (схема не має пам’яті). Кажуть, що така схема має один стан. Поведінка комбінаційної схеми описується системою логічних функцій. Виділяють задачі аналізу та синтезу комбінаційних схем. Задача аналізу комбінаційної схеми полягає в знаходженні системи логічних функцій, що відображають логіку роботи такої схеми. В процесі аналізу з схеми вилучають елементи, що не впливають на логіку її роботи (формувачі, елементи узгодження і т.д.), після чого визначають згадану систему логічних функцій. Задача синтезу є оберненою до задачі аналізу. Підготовка до виконання: № набору X1 X2 X3 X4 Y (номер варіанту видає викладач)       7  0 0 0 0 0 1  1 0 0 0 1 *  2 0 0 1 0 1  3 0 0 1 1 0  4 0 1 0 0 1  5 0 1 0 1 0  6 0 1 1 0 *  7 0 1 1 1 1  8 1 0 0 0 0  9 1 0 0 1 1  10 1 0 1 0 1  11 1 0 1 1 0  12 1 1 0 0 0  13 1 1 0 1 0  14 1 1 1 0 0  15 1 1 1 1 0   ПРОГРАМА library IEEE, std; use IEEE.std_logic_1164.all,std.all; entity lab2 is port(x1,x2,x3,x4:in std_logic; y:out std_logic:='0'); end entity; architecture one of lab2 is begin p:process(x1,x2,x3,x4) begin y <=(not x1 or not x2) and (x2 or not x3 or not x4) and (not x2 or x3 or not x4) and (not x1 or x3 or x4); end process; end architecture one; ЧАСОВІ ДІАГРАМИ
Висновок: Виконавши дану лабораторну роботу, я ознайомився з представленням проекту на мові VHDL,а також реалізував комбінаційну логічну схему з одним виходом в поведінковій формі проекту на мові VHDL.